【摘 要】
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本文报道的64K×1动态RAM,是一种具有容错电路、重复信号共用读出放大器叠位线结构、高速串行数据输出、以及不使用管脚1来控制的芯片刷新电路等特点的动态RAM。这种集成电
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本文报道的64K×1动态RAM,是一种具有容错电路、重复信号共用读出放大器叠位线结构、高速串行数据输出、以及不使用管脚1来控制的芯片刷新电路等特点的动态RAM。这种集成电路芯片结构兼备有功率因素重复自举时钟脉冲电路,它能在100ns的典型存取时间和150ns周期时间下工作,而备用功率保持在10mW。
The 64K × 1 dynamic RAM reported in this paper is a kind of dynamic RAM with fault tolerant circuits, overlapped signal common sense amplifier stack bit line structure, high speed serial data output, and chip refresh circuit without using pin 1 . This integrated circuit chip architecture combines a power factor repeated bootstrap clock pulse circuit, which can work in a typical access time of 100ns and 150ns cycle time, and reserve power at 10mW.
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