【摘 要】
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随着半导体工艺的进步和信息技术的发展,芯片的数据处理能力和芯片之间的数据交换能力变得越来越重要。在FPGA芯片中,为了满足复杂的系统级的设计需求,芯片经常需要与外部存
【出 处】
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中国科学院研究生院 中国科学院大学
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随着半导体工艺的进步和信息技术的发展,芯片的数据处理能力和芯片之间的数据交换能力变得越来越重要。在FPGA芯片中,为了满足复杂的系统级的设计需求,芯片经常需要与外部存储器进行数据交换,因此FPGA芯片中需要嵌入能与外部储存器进行连接所需的可编程资源。这些资源包括支持相应标准的可编程I/O缓冲器、IP软核和IP硬核资源以及可编程逻辑资源等。本论文是在全定制FPGA芯片设计课题的背景下提出的,主要针对基于标准CMOS工艺的FPGA芯片中双倍传输速率(DDR)存储器接口电路设计技术以及存储器接口电路中所需的延时锁定环技术的研究。
为了实现FPGA芯片对DDR等片外高速存储器的支持,需要对可编程I/O单元、内嵌专用硬核、时钟树和内部逻辑资源提供精确的时序控制。根据I/O接口的时序要求设计了一种数字延时锁定环,实现片外高速存储器接口中的数据时钟信号的相位偏移。该数字延时锁定环实现对输入DQS信号的90度相移功能:采用新颖的时间数字转换器结构,缩短DLL的镇定时间,实现DLL的快速锁定;电路的延时链结构采用粗调节和细调节结合,扩大延时链的可调节范围。
依据与DDR接口的双边沿采数据对信号占空比的要求,设计了一种数字式占空比调整电路。该电路基于下降沿检测,输出时钟由边沿产生电路生成。可使输出时钟具有固定的上升延时特性;采用了连续逼近寄存器来实现电路的快速调整,所需调整时间为6个时钟周期;电路能接收的输入信号占空比范围为10%～85%,在80MHz至240MHz范围内输出占空比偏差小于1%。
基于商用0.13μm标准CMOS工艺设计了数字延时锁定环和占空比调整电路,并对电路进行了物理验证。测试结果表明,延时锁定环和占空比调整电路在100MHz～200MHz频率范围内能正常工作,满足DDR接口电路的频率要求。
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