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本论文的研究内容是深亚微米级PDSOI CMOS集成电路的ESD防护技术，包括器件级、电路级和封装级，主要研究工作如下: 1.首次采用VFTLP测试法，分析ESD防护器件应对充电器件模型的鲁棒性，分析了尺寸、结构和测试仪器的影响，测试结果显示二极管和SCR的抗静电力性能优于NMOS; 2.讨论了超快传输线脉冲发生器(VFTLP)的失配问题对二极管的正向特性测试的影响，通过校准测试仪器，消除额外的负向脉冲，提高VFTLP测试的准确性; 3.讨论了VFTLP测试中静态漏电缓慢增大的问题，二极管和SCR的失效过程十分迅速，而NMOS的失效过程较漫长，静态漏电在VFTLP测试中逐渐地增大，初步分析是由于静电场集中于漏极反偏PN结而造成的局部击穿; 4.研究了浮空金属盖板造成的异常静电失效问题，提出一种新的静电放电模型——火花放电模型，并分析了放电电流的成分——第一峰和第二峰，通过试验和仿真证明，浮空金属盖板和芯片之间的火花放电是样品提前失效的原因; 5.论述了全芯片ESD防护设计面对的问题——ESD设计窗口缩小和互连金属的寄生电阻，提出ESD电流路径寄生电阻仿真技术，极大地优化了全芯片ESD防护设计，经测试证实，版图优化后的芯片的抗静电水平(大于HBM8kV)远高于版图优化前的芯片(HBM1kV-3kV); 6.提出深亚微米级PDSOI CMOS集成电路的全芯片ESD防护设计方案，并流片验证，测试结果证实芯片的抗静电水平超过了HBM4kV; 7.对比分析了VSTI SCR、MLSCR、LVTSCR、XSCR四种新型SCR（可控硅）器件的鲁棒性，根据TLP测试结果论述了VSTI-SCR、MLSCR和LVTSCR的开启不一致问题，以及LVTSCR的PNPN寄生通道开启不完全问题，最后讨论它们用于ESD防护设计的可行性; 8.以新型SCR器件为基础构建POWER CLAMP，分析了它们的开启电压、回滞特性和二次击穿电流，XSCR的抗静电能力最好，为其专门设计串联二极管的新型POWER CLAMP结构，提升维持电压，进一步增强XSCR的实用性，通过调整ESD监测电路的参数，大幅降低POWER CLAMP的开启电压，排除开启不一致的隐患。