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随着SoC技术的不断发展，系统的速度越来越快，性能越来越高，因此需要高频、高质量的时钟信号。以锁相环为基础的时钟生成器已经成为SOC芯片上不可缺少的重要组成部分。另一方面，为了降低EMI，使产品满足EMI规定的要求，展频时钟已经成为最经济有效的降低EMI的方法。本论文在充分调研和分析了各种时钟生成器和展频调制的基础上，对比了各种展频时钟生成器的实现方法，将自适应带宽锁相环和展频调制有机结合，从系统到电路设计了一款基于自适应带宽锁相环的展频时钟生成器。
该设计基于SMIC0.35um2P4M3.3伏混合信号CMOS工艺，输入频率为5MHz—15MHz，输出频率160MHz——480MHz，锁定时间在10us以内，当系统锁定后，锁定检测电路能输出已锁定信号。另外在每个时钟输出频率上都实现了展频功能，能有效地降低EMI能量10db以上。
本论文完成的主要工作和创新有：
1、以设计指标要求为目的，对展频时钟生成器进行了系统级的架构与参数设计。在系统设计的过程中，将自适应带宽与展频调制结合起来，实现了快锁定、低抖动、降低EMI的目的。
2、以系统级设计时给出的架构、参数为基础，对展频时钟生成器的每一个组成模块的电路结构、尺寸等作了精心的选择与设计。最终完成了满足设计指标要求的展频时钟生成器的电路设计。
3、对VCO模块在原有的结构上进行了修改创新，使它在满足自适应带宽要求的基础上实现了双控制电压控制，从而具有了进行展频调制的可能。
4、设计了一个边沿复位电路，从而对展频电荷泵的一些非理想效应进行了补偿。