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本文提出并实现了一种时域型全数字锁相环电路。在该电路中，电信号全部是以时域的形式出现，避免了信号在时域和相位域之间的来回转换，使全数字锁相环结构变得简洁和高效，数字电路的特点得以充分发挥。
在本文所提出的时域全数字锁相环中，时间数字转换器和数控振荡器共用一个环形自由振荡器的多相位输出作为时间基准，因此时间数字转换器的量化精度和数控振荡器的转换精度总是相等，而其它部件是纯数字电路，其增益与工艺偏差、电源电压波动和温度的变化（PVT）无关。这意味着，本时域全数字锁相环的环路稳定性不受工艺偏差、电源电压波动和温度变化的影响。同时，本时域全数字锁相环使用一个二进制数字除法器来抵消倍频系数变化对环路增益的影响，使得倍频系数的变化不影响环路的稳定性。因数字除法器结构复杂，在电路设计中，采用了移位器来实现除法器的功能，使电路设计大大简化。
此外，理论分析指出，本锁相环的阻尼系数只与数字环路滤波器的两个增益因子有关，带宽与输入参考频率之比也只与数字环路滤波器的增益因子有关。这表明：本时域全数字锁相环能在很大的输入输出频率范围内正常工作，也能在很大的电源电压和温度范围内工作，同时倍频系数的变化范围可比传统锁相环的大很多倍。
采用中芯国际集成电路有限公司（SMIC）的0.13μm标准CMOS数字逻辑工艺对所提出和设计的时域全数字锁相环进行了制作。所制成电路的总芯片面积为0.09m㎡。测试结果表明：当输入频率范围从37.5 KHz到25 MHz，输出频率范围从10 MHz到500 MHz，倍频系数范围从10到255，电源电压范围从0.6 V到1.6 V时，这个时域全数字锁相环都能正常工作。测试结果表明系统的稳定性与输入输出频率的变化、电源电压波动和倍频系数的变化无关，系统带宽能跟随输入频率的变化而变化，与理论分析结果吻合。与文献所报道的同类锁相环相比，在其他参数相当的前提下，本时域全数字锁相环的面积最小，输入频率范围最大和电源电压最低。