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随着集成电路工艺的不断进步，数字芯片的工作速度越来越快，几个甚至几十个吉比特每秒(Gb/s)的工作速度已不再罕见，系统工作速度的瓶颈已由数字芯片内部转移到数字芯片之间的传输媒介。由于一般印刷电路板上的信号传输介质都只具有有限的带宽，高速数字信号从发送端经过印刷电路板传输后，由于传输介质有限带宽的限制，以及通信系统内的信号间的串扰，还有由于传输介质不连续产生的信号反射等因素，在接收端得到的数字信号变得难以有效的识别。这时信道均衡器就变得尤为重要，而判决反馈均衡器以其优越的性能和对温度和工艺等因素的稳定性在高速串行通信中得到广泛的应用。 由于国内在高速数字信号传输领域的基础较弱，尚无此类信道均衡器的优秀的研究成果，所以本文主要对判决反馈均衡器的稳健的实现加以研究，确定并解决在实现该系统时的关键问题。在系统设计时，首先，对该均衡器所应用的传输信道的特性做了系统的分析以确定均衡器实现一定的信噪比时所需阶数，也即确定系统结构，然后，在不同的层次上对系统建模并得到验证。在晶体管级电路实现时，集中研究了系统的核心模块，即模拟加法器和比较器。最后，在不同的工艺角下对系统进行了晶体管级系统仿真，都能够得到低于通信要求所需的十的负十五次方的误码率。 本设计实现的判决反馈均衡器(DFE)采用40纳米标准数字工艺，通过后仿真得到系统的信噪比能达到16.5dB，能满足系统应用要求的15dB。