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LDPC码是一种先进的信道编码技术，具有逼近香农理论极限的纠错性能，在下一代通信系统中将被广泛应用。LDPC码已成为当今学术界和工业界的研究热点之一。本论文在LDPC码解码算法、解码器架构等方面进行研究。
论文深入研究了基于位翻转的各种硬判决解码算法，提出了基于自身可信度的位翻转解码算法，该算法具有解码性能优异、解码器所需布线少、计算复杂度低的优点。
论文在详细研究LDPC码编解码原理，描述并分析现存的全并行、全串行、部分并行三类解码器架构的基础上，充分挖掘最小和解码算法的特性，针对ArrayLDPC码提出了一种新颖的解码器架构。该解码器架构具有解码速度快、消息存储量少、布线负担小的特点。基于该架构，完成了(2209，2021)Array LDPC码的解码器IP核设计，实现了1.03Gbps(10次迭代)吞吐率的优异性能，同时在面积、时钟频率、功耗等方面具有优势。
论文最后给出了基于FPGA的LDPC码硬件仿真系统的设计，整个设计包括编码器、AWGN噪声发生器、PC端控制软件等模块。该系统吞吐率达到140Mbps，可以在数小时内仿真到10-11误比特率水平的性能曲线，同时具有可控性好、可视性强的优点。硬件仿真系统对缩短研究周期、进一步研究LDPC码具有积极的推进作用。