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微电子技术的迅速发展，使得集成电路的复杂程度不断提高、特征尺寸日益缩小。基于0.18um、0.13um乃至90nm CMOS工艺的芯片设计在工业中得到广泛应用，65nm设计已经投入量产，45nm设计也已研发成功，集成电路已经进入超深亚微米时代。这给芯片设计带来困难的同时，也给芯片的测试带来了巨大的挑战。芯片的测试已经成为设计过程中的关键问题，测试成本已经占到芯片成本的50％，甚至更高。如何降低测试成本是一个迫切需要解决的问题。可测试性设计是解决测试问题的发展方向，特别是内建自测试，已经得到广泛的应用。
测试生成是内建自测试的重要组成部分。测试生成关注的焦点在于生成的测试向量可以获得足够高的故障覆盖率，同时用于测试的面积开销尽可能低、测试时间尽可能短。总之，测试生成的最终目标是在保证较高覆盖率的前提下尽可能降低测试开销。
本文围绕内建自测试(BIST)的重复播种测试生成问题进行了研究。文中根据重复播种过程中种子的来源不同将重复播种分为存储式重复播种和非存储式重复播种。通过对BIST以及现有测试生成方法特别是对BIST的存储式和非存储式重复播种测试生成方法的研究发现，现有的存储式和非存储式重复播种的各种实现方法大都存在测试数据压缩率不够高、测试所需的种子多、种子利用率不高、测试面积开销过大等问题。针对这些问题，本文提出了一种基于双重压缩的重复播种方法。该方法对测试向量同时进行纵向相容性压缩和横向串接压缩，使得测试数据的压缩率得到进一步提高。
通过对测试向量进行双重压缩，最终得到了较好的压缩效果，降低了存储种子所需要的空间，减小了芯片测试的面积开销。同时提高了种子的利用率，减少了种子的数目，进而减少了重复播种的操作次数，缩短了测试时间。在保证故障覆盖率的前提下对双重压缩重复播种方案存储测试数据所需的测试开销进行了验证。对部分ISCAS’89国际标准电路的实验显示：双重压缩方法优于变长多多项式LFSR重复播种(Variable-Length Multiple-Polynomial LFSR Reseeding)方案等国际上的同类方法。
双重压缩方法作为一种压缩测试向量的方法，在对测试向量进行压缩获得种子后，既可以采用存储式重复播种方法将种子存储于ROM中，实现对测试生成器的重复播种操作，也可以采用非存储式重复播种方法，用硬件逻辑实现对测试生成器的重复播种操作，具有较好的灵活性。本文根据双重压缩的特点，还提出了一种基于双重压缩的重复播种结构。这种重复播种结构采用LFSR实现，其结构只需要在LFSR的基础上添加简单的控制电路，硬件实现相对简单。