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随着数字集成电路(Integrated Circuit)技术的不断发展，信号完整性(Signal Integrity)问题已经成为IC设计所面临的挑战之一。破坏了信号完整性将直接导致信号失真，甚至产生错误的时序。
同步开关噪声(Simultaneous Switch Noise)作为信号完整性中比较重要的部分，对于具有大量输入／输出端口的高速系统具有很大的影响，已经成为深亚微米(0．35微米以下)数字集成电路设计所必须考虑的主要问题之一。遗憾的是，在业界被广泛使用的IBIS(I／O Buuffer Information Specification)模型在仿真同步开关噪声时，由于没有考虑电压反馈效应，总是过估计电源噪声、地噪声和静线噪声。因此限制了IBIS模型在同步开关噪声仿真中的应用，不能发挥IBIS模型仿真速度快、有效保护知识产权以及提取容易等优势。
本文提出一种改进的方法用于提高IBIS模型仿真同步开关噪声的精度。同时，利用自己开发的工具SSwI(SSN Simulation with IBIS)来自动获得IBIS优化模型。通过调用HSPICE，并且根据仿真结果，SSWI会动态调整IBIS模型的参数，以达到IBIS模型仿真同步开关噪声精度的最优化。我们采用和SPICE模型仿真结果相比较的方法来验证本文所述方法的有效性。其中，IBIS模型是利用北卡州立大学所开发的工具S2IBIS直接从SPICE模型中提取。