【摘 要】
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该论文在分析IDEA算法的基本运算模块的基础上,根据IDEA迭代运算的特点,将每一轮中没有数据依赖性的一些群运算组分配在同一时间进行,实现电路的空间并行性.采用8级数据流水
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该论文在分析IDEA算法的基本运算模块的基础上,根据IDEA迭代运算的特点,将每一轮中没有数据依赖性的一些群运算组分配在同一时间进行,实现电路的空间并行性.采用8级数据流水线的结构实现电路的时间并行性.通过空间和时间的并行处理技术设计IDEA加密模块的数据通道,算法每轮迭代可以在一个时钟周期内完成.数据通道采用一个流水线结构时,平均每个时钟周期能够加/解密8位明文(密文)数据.模(2<16>+1)乘法是IDEA算法的核心运算,同时也是对IDEA算法实现速度影响最大的部分,该论文借鉴二进数的diminished-l表达法在模(2+1 )运算中的优点,对Booth译码、WallaceTree技术进行改进,提出了一种新型结构的模(2+l)乘法器.这种结构的模乘器的延时几乎与普通的乘法器相当,结构规整易于硬件实现.该论文采用0.6um工艺对IDEA加密模块的核心运算单元模(2<16>+1 )乘法器进行了版图设计和流片测试,模乘器芯片的时钟频率达到31MHz,测试结果表明达到了预期的设计目的.用VHDL语言对IDEA加密模块电路进行描述,完成了IDEA加密模块RTL级设计,综合结果表明电路规模大约为35000等效门.为验证设计的正确性,采用xilinx公司的spartanⅡ系列的xc2s200-5nq208芯片对IDEA加密模块进行了电路的FPGA硬件仿真.
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