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高可靠性的集成电路在当今社会已经变得必不可少，并在诸如电力系统、航空航天系统等关键领域得到广泛的应用。在纳米级的工艺下，软错误是造成芯片失效的主要原因。软错误是由辐射导致产生的，具有随机性、瞬时性、可恢复性等特点。随着工艺尺寸不断缩小和芯片集成度不断提升，电路对软错误的影响越来越敏感。而且电路中一旦发生由软错误引起的故障，我们就很难追查到造成故障的根本原因。因此，我们需要深入了解软错误，并对电路进行容软错误设计，增强集成电路的可靠性。 本文主要研究了集成电路中的软错误的产生机制、传播机制、瞬态电流的双指数模型和电路级的模拟方法。本文还研究了已有的器件级、电路级、系统级的容软错误设计，分析了它们的容软错误原理和优缺点。 本文提出了一种容软错误的EC-SFF扫描链触发器单元，在电路级进行容软错误设计。EC-SFF具有如下特点:(1)EC-SFF复用了扫描链的触发器资源，降低了容软错误设计带来的面积开销。仿真结果显示，EC-SFF在面积、速度、功耗等性能指标上全面优于已有的容软错误扫描链触发器设计。(2) EC-SFF利用了时间冗余和空间冗余技术，不仅能够完美的容忍发生在时序电路节点中的软错误，还可以将前级组合逻辑的软错误率降低大约20倍。(3) EC-SFF的容软错误功能是可配置的，当电路处于不容易受到放射性粒子撞击的环境中时，可以关闭EC-SFF的容软错误功能，降低整个电路的功耗，提升电路的性能。(4) EC-SFF的扫描测试控制非常简单，几乎和传统的扫描链触发器相同，很容易应用到ATE的测试当中。(5) EC-SFF具有很好的扩展性，很容易应用到已有的EDA工具当中，实现容软错误设计的自动化。