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Flash存储器由于其面积小、编程擦除操作灵活、非易失性而得到广泛的应用，在存储器市场中占据着越来越大的比例。随着人们对便携电子产品的容量、轻巧度等方面的越来越高的市场要求，Flash存储器面临着如何提高单位面积存储量的重大问题。在此基础上提出了多值存储的概念，因其在单位管上存储了超过1位的数值而将单位面积上的存储电荷量以2n的比例提高，在业界受到了广泛的关注和研究。 本论文对多值NOR Flash存储器系统进行了研究，特别的在多值Flash控制逻辑电路和多值读取电路结构方面有所创新。论文首先对整个Flash存储系统进行了简单的介绍，对其中的组成部分做了较为详细的描述，并进行了相应的模块划分和功能定义以简化分析。然后详细介绍了多值NOR Flash的控制逻辑电路和新型多值读取电路结构的设计过程。区别于以往的单值状态机的设计，论文在多值Flash存储器的编程/擦除状态机的设计算法上有所改进。另外，在已有多值读取电路结构的基础上提出了一种新型串并行的结构，此种结构在速度、面积的折衷及功耗方面与已有结构相比都有优势。论文通过对指令译码状态机、行列译码、编程/擦除状态机等数字控制逻辑电路各模块的代码实现与验证、逻辑综合、布局布线、版图后仿与验证，以及对串并行结构多值读取电路的电路级仿真、版图验证等方面的研究，完成了多值NOR Flash存储器系统中相应模块的设计。 研究结果表明，本论文设计的数字控制逻辑中的状态机算法满足Flash工作时序要求，在SMIC18EE工艺下后端生成的版图后仿亦能满足要求;此外，在SMIC65nm工艺下的仿真结果表明，串并行多值读取电路结构与已有并行结构和串行结构相比，在速度上比串行结构快了一倍，在面积和功耗方面都比并行结构有优势，在单位管上存储的电荷量更多的情况下这些优势更为明显。