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展频时钟生成器和延迟锁定环路分别是传送端和接收端的关键模块之一，在设计中面临小面积，高性能和低功耗的挑战。为此，本文完成了以下工作：
提出了一套用于展频时钟生成器系统级的Matlab模型，在此模型基础上进行系统级仿真，通过仿真预测出电路系统的功能特性，了解到电路参数对系统性能的影响，有助于在设计的早期阶段深入了解电路特性并优化。
设计和实现了一个展频时钟生成器，引入了Error-Feedback∑△调制器结构，这种结构稳定性好，便于灵活选择输出位数。测试结果表明，工作频率范围在20MHz一700MHz，面积是0.38m㎡，功耗是15.6mW，在输出为80MHz和133MHz时钟频率时，展频前后功率频谱峰值衰减分别是11.31dB和13.91dB。该展频时钟生成器具有三个优点：调制波频率稳定，不会随着输入频率变化；展频前后功率谱的峰值衰减大；功耗低。这些优点使该设计进入中芯国际的IP库，被客户接受，并已经量产。
提出了一种新的自校准算法，和已有的自校准算法相比，需要的辅助电路最少，面积最小。测试结果表明，当压控振荡器工作在700MHz时候，使用自校准技术前后输出时钟信号的相位噪音从-127dBc/Hz提升为-131dBc/Hz，表明所提出的新的自校准算法能有效提升输出信号的相位噪音性能。所设计的自校准电路面积只有0.0068m㎡，远小于已有的自校准电路。
提出了一种全新的数字延迟锁定环路的系统结构，由于主模块中没有延迟链，突破了延迟链长度对频率的限制，而且大量使用标准库单元，增强了算法的扩展性，便于电路模块在不同工艺之间的移植。测试结果表明，这种全新的数字延迟锁定环路时间精度达到了11ps。采用这种方法设计的数字延迟锁定环路芯片面积只有0.021m㎡，当工作频率为500MHz时，功耗只有5.2mW，上述指标均优于已报道的同类研究成果。