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信息安全问题是信息产业的核心关注点之一，近年来出现的旁道攻击方法，尤其是差分功耗攻击(DPA)通过分析输入信息和功耗之间的相关性来获取加密电路的密钥等关键信息，给信息安全问题带来了挑战。为此，研究者从系统级到电路级提出了各种抗DPA攻击的方法，通过实现不同输入的功耗平衡或者扰乱功耗波形，破坏运算数据和功耗波形之间的相关性，达到抵抗差分功耗分析的目的。这之中，电路级的解决方案主要通过设计特定逻辑的双轨逻辑信号，产生功耗平衡的电路单元，其中基于延时的双轨预充逻辑(DDPL)的单元电路结构简单，并且在负载电容不同的情况下仍能保持很好的功耗平衡特性，相对于其它双轨逻辑而言有着明显的优点。本文研究了DDPL逻辑中的转换器、组合和时序逻辑单元电路，并进行了改进。 本文提出一种改进的DDPL转换器结构，对于DDPL-CMOS转换器，通过引入灵敏放大器结构，简化了电路结构，电路仿真结果表明，同原有结构相比，改进的P型和N型DDPL逻辑电路速度分别提高了22％和41％，功耗分别降低了89％和91％，NED分别降低了70％和84％，NSD分别降低了72％和83％。 提出了DDPL逻辑中的组合逻辑单元的改进结构，改进后的DDPL与非门、异或门、全加器同原结构相比，具有结构简单，速度快等特点，并可以实现更平衡的功耗。电路仿真结果表明，对于P型DDPL逻辑，全加器Cout延时降低了38％，Sum延时降低了3.3％，功耗降低了34％，NED降低了40％，NSD降低了55％。 提出了一种改进的DDPL逻辑中的时序逻辑单元结构，改进后的DDPL触发器实现了更平衡的功耗，更快的速度和更低的功耗，仿真结果显示，改进后的触发器对于原文献中的触发器，功耗降低了46％，NED降低了65％， NSD降低了71％。