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随着通信技术的发展和数据传输速度的提高，传统的并行传输方式暴露出越来越多的弊端，例如芯片管脚数目过多、信号歪斜和线间串扰严重等，从而逐渐被串行传输方式取代。其中，串行RapidIO互连标准能够满足系统对于高带宽数据传输机制的需求，十分适用于嵌入式系统内部芯片间和板间的互连。高速串行解串(SerDes)电路作为串行RapidIO互连的物理子层，具有重要的研究意义。 本文针对串行RapidIO2.1协议的物理层Level(Ⅱ) LR规范，基于CMOS130nm工艺设计了一种高速SerDes收发机，主要研究内容和创新点包括: 系统级采用半速时钟体系，以减小高速时钟带来的功耗和串扰问题，并降低锁相环(PLL)的设计难度。高频时钟下的单元采用电流模式逻辑(CML)以保证电路速度，低频时钟下采用CMOS逻辑以降低功耗。在6.25Gbps的数据率下，收发机整体功耗约为62.5mW，并实现了串行RapidIO2.1协议中物理层Level(Ⅱ)LR规范的性能要求。为了满足未来SerDes收发机更高工作频率和低功耗的要求，本文提出了一种新型CML锁存器，在不增加功耗的前提下，最高工作频率达到15.2GHz，相比于传统CML锁存器提高了78.8％。 本收发机在接收端使用基于相位插值(PI)的时钟数据恢复电路(CDR)来调整采样时钟的相位，使之处于最佳采样时刻。该结构避免压控振荡器和模拟滤波器的使用，节省了功耗和面积。实际设计中，通过对PI的线性度优化，减小了CDR的量化误差;通过数字控制单元的引入，降低了设计复杂度。在6.25Gbps的数据率下，CDR输出抖动为0.08UI，功耗为9.2mW。 为满足Level(Ⅱ) LR规范的均衡能力要求，采用了发射端前馈均衡(FFE)和接收端判决反馈均衡(DFE)两种方式共同作用的设计方案。其中，FFE采用电流数模转换器(I.DAC)编码的方式实现权重调节，DFE采用最小方均根(LMS)算法进行自适应权重调节。在6.25Gbps的数据率下，收发机均衡能力达到22.4dB，满足串行RapidIO2.1规范LR互连标准的要求。