论文部分内容阅读
本设计实现了一款多核DSP芯片中核内部高效通信的总线.该总线支持对读返回数据重排序，从而保证顺序的输出从设备返回的信息.同时结合对DSP内核通信特点的分析，优化了写数据确认的机制，使得核内主设备和从设备间的通信效率得到明显提高.对于一个原写数据所需时钟周期为t的通信总线，本设计将通信效率提高了t-1/t.最后本设计还对读返回数据的存储方式做出了改进从而节省了总线所需的寄存器数量，节省了芯片面积.