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随着集成电路进入GHz的高频时代,对系统时钟的偏差和抖动提出了更加苛刻的要求,所以锁相环的低抖动性能显得尤为重要。本文基于65nm CMOS工艺的PLL,针对降低噪声和优化PLL的抖动实现了一种新型结构的低通滤波器(LPF),该结构的特点是对VCO控制电压和电源的噪声抑制能力好,在同等电压条件下降低了Kvco值,可以更好地降低PLL的抖动。