【摘 要】
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一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出.在该浮点乘法器中,提出一种新型的双路浮点乘法结构.这种结构相比于全规模乘法器,在不增加面积的前提下,缩短乘法树
【机 构】
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中国科学院计算技术研究所北京100080
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一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出.在该浮点乘法器中,提出一种新型的双路浮点乘法结构.这种结构相比于全规模乘法器,在不增加面积的前提下,缩短乘法树关键路径延迟13.6%,提高了乘法器的执行频率.这种乘法器有3个周期的延迟,每个周期能接收一条单精度或双精度浮点乘法指令.使用FPGA进行验证,并使用标准单元实现.采用0.18μm的静态CMOS工艺,执行频率为384MHz,面积为732902.25μm2.在相同工艺条件下,将这种结构与其他乘法器结构进行比较,结果表明这种结构是有效的.
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