【摘 要】
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在调试大而复杂的数字板时,常常很难满足各种逻辑器件的不同建立时间需求.当数据总线采用流水线结构并通过很多器件、不同的路径长度和多个缓冲重新计时时,要预测时钟必须具
【机 构】
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在调试大而复杂的数字板时,常常很难满足各种逻辑器件的不同建立时间需求.当数据总线采用流水线结构并通过很多器件、不同的路径长度和多个缓冲重新计时时,要预测时钟必须具有多长延时才能满足很多不同单元的建立时间需求,就成为一件烦琐的任务、通常采用的解决方法是从一个时钟获得多相和/或多频时钟,但
When debugging large, complex digital boards, it is often difficult to meet the various setup requirements for various logic devices.When the data bus is pipelined and is clocked through many devices, different path lengths, and multiple buffers, predict the clock The lengthy delay required to meet the settling time requirements of many different cells is a cumbersome task, and the common solution is to get multi-phase and / or multi-frequency clocks from one clock but
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