论文部分内容阅读
本文对多值时序逻辑电路提出了一种新的设计思想:以连续逻辑中不同的逻辑电平来表示时序机状态集中的不同状态及其他参数集中的不同元素;以电容及其旁路MOS管代替触发器实现信号的暂存和抹除.由于取消了传统的以一个二进制码代表一种状态的方法,使设计过程大大简化,可以使用多值时序电路的通用模块.实现不同的时序函数只需改变模块中某几个接点,所以设计、制造和使用都很方便.