论文部分内容阅读
辐射环境中的高能粒子入射半导体材料时，其轨迹上淀积的电荷将被敏感节点收集，引发单粒子效应，使集成电路发生功能错误。随着特征工艺尺寸的不断缩小，节点关键电荷成倍数下降，先进工艺下的逻辑电路软错误率正呈迅速上升趋势。单粒子效应引发的数据错误和器件损伤已经成为引发这些集成电路可靠性问题的主要因素。 集成电路加固设计的手段覆盖从工艺、设计、封装至系统的各个方面。设计加固手段不需要调整工艺，无需采用额外的装置，在电路设计阶段通过电路结构、版图形式的改变达到抗粒子辐射的目的，代价小，易于采用，一直是研究的热点。 本文针对当前深亚微米条件下的单粒子效应的特点，从单元库设计和全芯片设计角度出发，对版图设计、单元库设计、芯片级软错误率仿真模型、逻辑屏蔽加固、单粒子耦合加固等开展研究。 提出了改进的触发器结构，通过优化的版图设计方案，建立了自有SOI工艺的单元库;分析了脉冲生成模型的关键影响因素，建立了五个关键参数的生成模型;建立了考虑单元斜率特性的脉冲传播模型;应用于故障率分析工具TFSA，并且以此工具验证了逻辑屏蔽加固的设计思想;对单粒子引起的耦合串扰进行了详细的分析，通过与普通串扰效应的对比，提出了适应的单粒子串扰加固方法，为深亚微米下提高全芯片抗辐射能力提供保障。 文章最后列出了单元库测试电路和ASIC的辐射实验测试结果，表明了设计加固的有效性。最后总结了不足，提出了未来设计的改进方向。