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锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，数字集成电路中常采用锁相时钟产生电路来提供片内高速时钟，进行频率综合，或实施时钟、信号恢复。
本文分析了锁相环的原理和相关特性，主要包括相位/频率响应、稳定性和噪声特性等方面的分析，用于指导实际电路的设计，进而在此基础上选择了锁相环架构。
本论文的工作重点在于，以实现锁相环的快速锁定为出发点，提出了新型互补双边沿鉴频检相器电路结构，它可以同时检测两个信号的上升沿差异与下降沿差异，所以所能获得的增益是普通鉴频检相器的两倍，不但加快了锁定收敛速度，而且具有极高的通用性。基于以上结构，替代传统锁相环中的单边沿鉴频检相器，从而构成了双边沿锁相环系统。首先通过Matlab验证了双边沿互补双边沿鉴频检相器应用于锁相环的可行性，进而设计第一类双边沿锁相环系统的完整电路并获得实际电路级验证。在此基础上更进一步，采用将电荷泵镜像扩展，并将互补双边沿鉴频检相器输出直接控制电荷泵的方法，提出了第二类双边沿锁相环系统的完整电路并获得实际电路级验证。同时，考虑到双边沿工作模式在锁定成功后会引入不必要的噪声，专门设计了锁定检测器和切换控制器以使系统锁定后自动切换回单边沿工作模式，仿真验证证明这一方法可在提升锁相环锁定速度的前提下，仍能保持较低的噪声并大幅度节省功耗。
本设计采用SMIC0.18μm混合信号标准CMOS工艺实现，完成了全部电路的设计与仿真。