论文部分内容阅读
作为时钟产生和同步的电路，锁相环(Phase Locked Loop，PLL)被广泛应用于各种航天器的电子和通信系统中。应用于空间辐照环境中的PLL在单粒子作用下，将产生频率或相位偏差，甚至振荡中止，造成通信或功能中断。随着工艺尺寸的缩减，PLL的工作频率不断提高，对单粒子效应(Single Event Effect，SEE)越来越敏感。目前，抗辐照PLL的研究存在着失效机理尚不透彻、缺乏准确的电路级模型和缺乏有效的加固方法等突出问题。因此，对PLL的单粒子失效机理与加固技术展开深入研究具有重要的理论和应用价值。 本文通过计算机仿真和激光脉冲实验方式分析了整数型PLL组成模块的SEE响应，以压控振荡器(Voltage Controlled Oscillator，VCO)输入控制电压Vc为研究对象，深入研究了模块级SEE响应对整个PLL的影响，并针对不同模块提出相应的设计加固(RadiationHard By Design，RHBD)措施。本文的主要工作如下: (1)研究了鉴频鉴相器(Phase Freqeuncy Detector, PFD)、电荷泵（Charge Pump，CP）、VCO和分频器(Divider, DIV)模块的SEE响应，确定了其敏感节点，并研究了不同模块SEE响应造成的Vc波动与单粒子轰击位置、轰击时刻和PLL环路参数的关系。 (2)提出了一种新型的抗单粒子翻转(Single Event Upset，SEU)的加固PFD电路和一种抗单粒子瞬态(Single Event Transient，SET)的加固DIV电路。仿真证明，采用设计加固的PFD在单粒子轰击下不会发生SEU，也不会引发PLL失锁，且加固PFD电路在电学性能上与常规PFD电路几乎没有区别，在输入为100MHz方波时，鉴相精度可达0.006弧度;设计加固的DIV电路可以工作在1GHz以下的频率，并利用绝缘体上硅(Silicon OnInsulator, SOI)工艺全介质隔离的特点，可有效的抗SET。 (3)利用激光脉冲研究了DIV模块的单粒子效应。DIV模块由5级采用真单相时钟(True Single Phase Clock，TSPC)结构的2分频器构成，通过实验研究了每个2分频器的SEE响应及其在不同2分频器间的传递，实验结果与理论分析和电路仿真完全一致。 (4)设计了一款未加固的基准PLL电路和一款加固PLL电路，均采用0.35μm SOI工艺实现。基准PLL电路的性能测试结果表明，其内部VCO模块输出频率范围为336MHz～723.2MHz，电路可以锁定的输入频率范围为10.5MHz～22.6MHz。