【摘 要】
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论文研究的主要内容:是利用CPLD/FPGA技术实现数字鉴相电路,要求电路工作在频率30MHz时,精度达到2°.电路选取阶段,作者详细分析了所选数字鉴相电路的工作原理和工作过程,并
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论文研究的主要内容:是利用CPLD/FPGA技术实现数字鉴相电路,要求电路工作在频率30MHz时,精度达到2°.电路选取阶段,作者详细分析了所选数字鉴相电路的工作原理和工作过程,并且使用目前流行的OrCAD PspiceA/D V9仿真软件对所选电路进行初步验证.验证结果表明,该电路的理论分析结果与仿真结果一致,并且该电路工作在在30MHz时,鉴相精度可以达到2°,满足设计要求.硬件实现阶段,作者选用Altera公司的EPM7064AETC44 作为编程器件,选用ByteBlaster并行下载JTAG模式,利用Prote199完成该电路的印刷电路板设计,最后在MAX+PLUSII环境中将设计文件下载到编程器件中.测试结果表明,利用CPLD/FPGA实现数字鉴相电路的方案可以达到设计要求,同时也证明了论文所选方案的可行性和优越性.论文根据作者在各个阶段所遇到的问题,给出了一些值得借鉴的建议和解决方法,以供参考.
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