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近年来，从计算到存储，从芯片互连到光纤通信，以及未来数字家庭等诸多消费类应用领域正越来越广泛地应用高速串行接口技术。高速接口芯片成为了半导体行业的新热点。锁相环(PLL)作为高速接口电路的关键模块，为高速接口的发送器和接收器提供精确的时钟信号，并影响发送器的速度和抖动、接收器的误码率等重要性能指标。因此，研究一款高速、低噪声锁相环显得尤为迫切。
本文对锁相环电路进行了全面的研究，通过深入的理论分析和实践验证，研究了锁相环的设计方法，包括理论推导、设计流程、电路实现、仿真方案和测试验证。论文的主要内容包括：
1.总结出了锁相环系统的设计方法。在分析电荷泵锁相环的线性小信号模型的基础上，通过研究系统各参数间的关系和对系统性能的影响，总结出了高速电荷泵锁相环系统的设计方法和流程。
2.深入研究了锁相环的相位噪声理论。分析了锁相环中压控振荡器、环路滤波器、分频器、电荷泵和鉴频鉴相器的相位噪声模型，为各电路模块的低相噪设计提供了理论基础。
3.电路实现方面，在分析总结了电感电容振荡器(LC VCO)的结构选择、电感电容设计、晶体管尺寸优化以及电容阵列的优化等关键设计要素的基础上，完成了高频率宽调谐范围的LC VCO的设计；改进了电荷泵结构，电荷泵电流失配最大仅为0.065％，降低了PLL的杂散水平；采用了CML和 TSPC混合型高速分频器，工作速度达到6.9GHz以上。
4.采用中芯国际0.13μm CMOS工艺，完成了一款高速电荷泵锁相环的设计，并应用高速PLL测试PCB进行了测试。测试结果表明，锁相环芯片的工作范围为5.6-6.9GHz。当锁相环工作在6.5GHz时，参考频率处的杂散为-53.8dBc；在100KHz频偏处的相位噪声为-98.82dBc/Hz在1MHz频偏处为-98.45dBc/Hz，在10MHz频偏处为-121.4dBc/Hz。本文设计的锁相环性能良好，具有优良的杂散水平和带内相噪性能。