【摘 要】
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作为通讯系统应用最为广泛的一个模块,锁相环在高速处理器的时钟产生中有着广泛的应用.高速处理器对时钟设计提出了日益严格的要求.处理器这类大型的数字电路在其翻转过程中
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作为通讯系统应用最为广泛的一个模块,锁相环在高速处理器的时钟产生中有着广泛的应用.高速处理器对时钟设计提出了日益严格的要求.处理器这类大型的数字电路在其翻转过程中将产生严重的电源、衬底噪声,这些噪声及处理器本身固有的器件噪声会对锁相环的工作性能有极大的影响.锁相环的输出时钟周期会因为噪声的影响而改变.这在时域上表现为时钟抖动,在频域上表现为相位噪声.锁相环作为一个反馈系统,系统参数的选取是设计中的难点.该文根据系统的响应速度、稳定性、对噪声的抑制能力等对系统参数如何确定展开了讨论.针对电荷泵锁相环结构,该文从系统的角度分析如何减少锁相环的噪声,建立了环路对锁相环各噪声源的传递函数,并据此确定了环路参数和系统结构.接下来优化各模块设计来减少锁相环的噪声,对鉴频鉴相器的死区、电荷泵电流匹配、电荷共享问题都作了一定研究.压控振荡器是锁相环噪声的主要来源.基于冲击灵敏度函数的环形振荡器的噪声理论通用性强.在此基础上该文讨论了振荡器非线性影响的理论.并在单端环形振荡器的基础上设计了全差分交叉耦合环形振荡器,对这两者对噪声抑制能力、输出频率与控制电压曲线(f-Vctrl)等作了详尽的探讨.最后该文在1.8V的电源电压、0.18μm的SMIC工艺下给出了输出频率范围为10-310MHz,功耗小于20mw、锁定时间小于10μs的动态时钟设计.压控振荡器的输出频率在480MHz、512MHz时对应于锁相环输出时钟信号的时钟抖动的峰峰值(peak to peak jitter)分别为160ps和280ps.
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