【摘 要】
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该文深入分析了CPPLL的理论,系统设计,行为建模以及电路和版图设计,并采用自顶向下的方法设计了一个低噪声低功耗CMOS电荷泵锁相环.理论分析了CPPLL的噪声和设计参数(如带宽
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该文深入分析了CPPLL的理论,系统设计,行为建模以及电路和版图设计,并采用自顶向下的方法设计了一个低噪声低功耗CMOS电荷泵锁相环.理论分析了CPPLL的噪声和设计参数(如带宽和相位裕度)的关系,说明了通过选择合适的环路带宽可抑制噪声.作为设计依据,提出了三阶CPPLL锁定时间和频率过冲计算关系式.基于CPPLL的离散时间本质,一种有效的三阶CPPLL事件驱动程序用以精确模拟其瞬态行为,与HSPICE相比,模拟需时缩短.我们完成的CPPLL,采用1.8伏单电源电压,输入频率12MHz,输出为480MHz的8相时钟.采用差分对称负载结构的压控振荡器,无死区鉴频鉴相器等设计来抑制噪声.模拟结果表明,在有电源噪声情况下输出时钟(周期到周期)噪声≤33ps,锁定时间≤6. 3us,频率过冲≤14﹪﹪,功耗为7.2mW.版图设计采用0.18umCMOS 单N 阱工艺,芯片面积为400x500um<2>,适合于嵌入式SoC应用.
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