容错IP核的软硬件协同设计

• 作 者: 文涛
• 机 构: 上海大学
• 出 处: 上海大学
• 发表日期: 2009年期
• 关键词: 协同设计 嵌入式系统 容错IP核 片上系统

片上系统(SOC)是集成电路(IC)飞速发展的产物，它满足了市场对芯片成本、面积、功耗及上市时间的要求。为了保证SOC功能和时序的正确，需要在设计过程中对SOC进行反复验证。然而，SOC设计复杂度的日益提高给SOC的验证带来了极大的挑战。
单从硬件角度设计SOC，因为硬件结构调整不灵活，使得需要花更长的时间进行设计和验证；单从软件角度考虑验证问题，软件的不稳定性给设计增加了许多不确定因素。软硬件协同设计正好结合了两方面的优点、弥补了彼此的缺点。
软硬件协同设计的验证阶段是给出一个算法，该算法能自动寻找面向约束条件的软硬件最佳折中点、并以此生成切实的系统架构。软硬件协同设计的方法可以使软件设计者在硬件完成之前接触到硬件模块，同时可以使硬件设计者尽早接触软件，因此，软硬件协同设计在减少SOC的设计和验证时间上有着明显的优点，使设计在早期进行系统级验证，减少了SOC设计中的盲目性。正是基于此考虑，本课题利用软硬件协同设计技术来实现容错IP核的设计与验证。
本文主要讨论了Viterbi译码器容错IP核的原理和实现方法、软硬件协同设计的原理和软硬件划分原则、软硬件协同设计平台的构建、Viterbi译码器容错IP核的FPGA设计过程、软硬件数据交换的通信接口设计和验证界面的开发等，内容涉及到通信领域的纠错码、计算机领域的软硬件技术和IC设计的相关知识。开发工具和平台有Modelsim、Synplify Pro、QuartusⅡ、GNU工具链和ARM-LINUX嵌入式设计平台。开发语言用到C/C++、汇编语言和Verilog HDL。
本文根据软硬件划分算法的理论，自主开发了用于软硬件协同设计的系统平台，并根据软硬件划分算法对平台进行了软硬件划分。在软件方面，我们利用ARM-LNUX平台，用图形界面窗口来产生测试激励，使验证方便而快捷；在硬件方面，我们利用FPGA平台，保证了容错IP核在较高时钟频率下运行。软件平台和硬件平台之间通过通信接口进行信息交换，测试数据利用通信接口在软件和硬件之间传递。从结果来看，用软硬件协同设计的方法来设计容错IP核比传统方法具有明显的优点，达到了我们期望的目标，对IC设计新方法的探索具有一定的参考意义。