粗粒度动态可重构系统ReMAP的架构设计及动态重构机制的研究

• 作 者: 黄维
• 机 构: 北京大学
• 出 处: 北京大学
• 发表日期: 2010年期
• 关键词: 粗粒度 动态可重构 流处理 硬件加速器 专用集成电路 性能参数

随着应用需求日益多变,对处理性能要求越来越高,专用集成电路(ASIC)和通用处理器这两种主要的传统计算处理模式的瓶颈越来越明显。ASIC具有优秀的计算性能,但是缺乏灵活性,同时开发周期太长;另一方面,通用处理器具有良好的灵活性,但是对于运算密集型的应用领域,性能越发不能满足其要求。粗粒度动态可重构处理器可以很好地解决上述瓶颈,一方面其利用可重构单元阵列提供高度的计算并行性,具有很高的运算性能,另一方面可重构的特性能够为算法实现提供灵活性,可以满足不同应用的计算要求。因此本文设计了一种粗粒度动态可重构系统ReMAP,研究其体系架构设计以及试图在动态重构机制上面提出高效可行的实现方案。　　
本文首先介绍了ReMAP系统的架构设计,提出了可扩展的硬件架构,研究其内部可重构单元、互联关系以及配置加载部件这三个主要方面的设计。可重构单元是系统中影响性能的关键部件,ReMAP系统可重构单元的设计在控制和运算上进行分离,控制部分由算法配置单元负责,运算部分由支持SIMD和MIMD模式的ALU阵列完成,通过算法配置单元对ALU阵列的重构,实现算法的高效运转。　　
在动态重构机制研究的问题上,本文针对多媒体流处理算法以及通信算法的应用需求,提出了一种分布式流重构机制的设计,由每个可重构单元独立负责其内部的调度控制,同时以流水线的方式组织阵列的排布,实现算法的流水线规划和映射。　　
文章中描述了在ReMAP系统中对SAD和DCT这两种高运算密集型算法进行映射的方法,与其他处理器的处理结果进行比较分析。另外,文章还介绍了基于Veloce硬件加速器验证平台的设计,而且展示了基于SMIC0.18um工艺实现的芯片样片及其性能参数。