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随着5G通信时代的到来,通信系统对模数转换器(ADC)提出了更高的性能要求。单位时间内需处理数据量不断增加的同时信号失真度的要求也较高,因此,随着各类便捷式电子产品的飞速发展对ADC的速度和精度提出了高标准的同时,ADC的功耗也需进一步的降低。在各种框架结构中,流水线型ADC(Pipeline ADC)在众多条件下具有较好的折中,被目前各种电子器件采用[1-2]。本文针对Pipeline ADC的功耗方面做深入研究,并设计了应用于14bit 80MHz采样频率Pipeline ADC的关键单元电路模块。根据14 bit 80MHz的Pipeline ADC性能要求,转化到各个单元电路模块的技术指标,依据单独模块的技术指标提出以下各模块的设计技术。提出了一种带有正反馈环路增益自举技术的运算跨导放大器(OTA),达到了很高的低频增益,不同于以往的补偿技术,提出一种新型的无密勒电容的频率补偿技术,在确保系统稳定工作的同时节省芯片面积。仿真表明:OTA的低频增益为156d B,单位增益带宽积为1.03GHz,输出摆幅为2.5V,建立时间9.3ns,可满足Pipeline ADC的性能要求。为降低Pipeline ADC的每级功耗,提出了一种新结构的sub-ADC电路,动态锁存比较器采用由前置放大器和锁存器构成的架构,实现相邻两比较器共用一个前置放大器,并增加复位开关来降低“回踢”噪声和消除两锁存器之间的干扰。仿真表明,sub-ADC功耗为改进前的1/3,性能上可达到Pipeline ADC的指标要求。对于偏置模块带隙基准电路,提出一种新的高阶温度补偿方法,通过共源-共栅电流镜将负温度系数电流降阶,达到较低温漂系数的电流。基于对Pipeline ADC单元电路的设计,采用SMIC 0.18μm标准CMOS 3.3V工艺,进行电路晶体管级的设计。最后,利用Cadence软件里virtuoso对运算跨导放大器、动态锁存比较器以及带隙基准电路进行了版图设计。对版图进行DRC和LVS检查,保证版图设计的准确性。