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随着高清视频，以太网领域等高速信号处理应用的迅速发展，采样保持电路的作用越来越重要，系统对高速高性能的采样保持电路(sample/hold或SH)的需求日益强烈。而随着CMOS工艺水平的提高，由于电源电压和MOS管沟道长度的减小，为采样保持电路的设计不断提出复杂的课题。
传统的采样保持电路每个时钟周期需复位一次，因此在高速采样系统中对运算放大器的增益，带宽及摆率的要求较高，导致运算放大器的面积和功耗很大，甚至占整个芯片功率消耗的主要部分。
本文在参考国内外现有设计的基础上，结合实际情况，改进了运算放大器非理想因素对全差分采样保持电路性能的影响。该方案的主要改进为：在系统采样输入信号期间，将SH的输出保持为上一周期的输出而不是复位。对改进方案系统及电路模块建立了等效电路模型，根据等效模型推导出开关电容系统传输函数，噪声传输函数。并用MATLAB对电路模型进行了仿真。分析了开关对SH的影响，运算放大器的增益对SH输出误差的影响，以及运算放大器的带宽和摆率对SH建立时间和建立精度的影响。采用开关电容共模反馈电路来稳定全差分运算放大器的输出共模电平，在系统的关键信号通路应用电压自举模拟开关代替传统CMOS开关，降低SH的非线性。
本课题完成了SH及各个电路模块的设计。详细介绍了模拟集成电路的版图设计的相关技术，并利用上华CMOS0.6um工艺设计了SH的版图。
文章给出了SH及各个电路模块的验证测试方法。应用Cadence Spectre完成仿真，在采样率为10MHz的情况下，输出信号频谱失真达到-83dB。仿真结果与理论计算结果基本一致。最后对设计工作进行了总结。