【摘 要】
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锁相环广泛应用于当今世界的电子系统中,其中,作为系统时钟源的应用占到了相当的比例。 本论文的电荷泵锁相环用于时钟生成器。电荷泵锁相环因其易于集成、低功耗、低噪声
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锁相环广泛应用于当今世界的电子系统中,其中,作为系统时钟源的应用占到了相当的比例。
本论文的电荷泵锁相环用于时钟生成器。电荷泵锁相环因其易于集成、低功耗、低噪声和零稳态相位误差等特点,较多地应用于集成电路的高性能时钟源。本设计在传统电荷泵锁相环的基础上,提出了改进和创新的方案。改进了电路的PFD模块,使得电路在无死区的同时消除了Missing Edge现象；在传统Cascode低失配电流电荷泵的基础上,引入了Replica Bias Loop反馈环路,使得电路的充放电电路进一步匹配(失配达到千分之一微安);使用了改进的8-to-1相移预分频器,为后期的继续研究提供了性能较好的高频预分频模块；针对原芯片面积过大以及电容占用了相当面积的问题,本论文提出了电容的倍增电路,大幅减小了芯片面积。
本设计仿真采用HEJIAN 0.18-μm Mixed-Mode And RFCMOS 1.8V/3.3V 1P6M工艺。从仿真结果得到,该锁相环输入频率为20MHz,输出频率为620/640MHz,相位抖动为9.5 ps@640MHz,25.2ps@620MHz。整体功耗在800μA。面积约200×200/μm2。本设计缩减了功耗和面积,同时优化了相位抖动,达到设计要求。
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