【摘 要】
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集成电路物理设计是实现集成电路设计中所必不可少的设计环节,它不仅关系到集成电路的功能是否能够实现,而且很大程度的影响电路的性能、成本与功耗。在深亚微米工艺下,互联
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集成电路物理设计是实现集成电路设计中所必不可少的设计环节,它不仅关系到集成电路的功能是否能够实现,而且很大程度的影响电路的性能、成本与功耗。在深亚微米工艺下,互联线延迟,串扰效应,电压降效应,电子迁移效应和天线效应等问题同益严重,设计收敛变得更为困难。
本论文在充分考虑影响芯片设计收敛的各种因素的前提下,完成了RISC MEU芯片的综合、物理设计以及验证的流程。在综合阶段,采用自顶向下的综合策略,在确保综合的优化效果的同时兼顾综合效率。最终得到了满足时序和面积要求的结果。在物理设计阶段,由于布局规划对芯片的面积、性能以及时序和功耗收敛的巨大影响,本文在对布局规划阶段中面积确定、硬核布局和电源网络布局等方面,进行了较为深入的研究。充分考虑其对后续步骤的影响,完善的布局规划,以减少迭代次数,缩短设计周期。随后的标准单元布局、时钟树综合、以及布线阶段,则根据EDA工具的特点对各个步骤的时序和功耗进行优化,最终得到时序和功耗均收敛的GDSII版图文件。经过验证,其满足时序要求并达到预定的电路功能,通过了包括DRC和LVS检查在内的物理验证,可以交付流片。
RISC MCU芯片是本实验室自主研究的处理器芯片,采用chartered0.35μm工艺,布局布线工具为Synopsis的最新工具IC Compiler.最终的芯片尺寸为1619*1612μm2,工作频率为40MHZ。由于芯片应用广泛,市场前景广阔,研发此芯片具有一定的实际意义。
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