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电荷泵锁相环具有易集成、低功耗、无相差锁定、低抖动等优点，运用十分广泛。在面向SOE的时钟产生器IP核等应用中，电荷泵锁相环在噪声、功耗、面积等方面有了更高的要求。本次研究主要从系统、电路、版图三个方面对电荷泵锁相环的性能进行优化。
在系统级，根据系统的稳定性，响应速度和增益带宽等性能指标，推导出了各个电路模块的参数：电荷泵的电流值，环路滤波器的电阻电容值，压控振荡器的压控增益等，并分析了各个电路模块的参数设置对系统性能的影响．重点研究了环路滤波器的结构及参数对系统性能的影响，给出了一种新的确定环路滤波器尺寸及其它模块参数的方法．系统级设计的深入分析和优化为后面电路级设计节约了大量的仿真时间和仿真资源。
在电路级，选择合适的电路拓补结构，根据系统设计的结果来设置合适的电路参数，仿真优化并最终实现整个电荷泵锁相环。电路实现时，主要考虑的方面是：压控振荡器的噪声抑制，电荷泵电流失配及鉴频鉴相器的死区消除，可编程环路分频器的速度优化等。重点研究了压控振荡器的设计及实现：优化相噪特性，增加增益曲线线性度，进行温度补偿。最后，本文给出了电荷泵锁相环各个模块的前仿真结果，后仿真结果，以及整个系统的前仿真和后仿真结果．
本文的设计采用0.18μm，1.8V，COMS工艺．该电荷泵锁相环芯片面积为255 μm×190μm，在输入参考频率为2-50MHz，输出频率为50-500MHz，各个PVT条件下，后仿均可保证相位裕度在30-70度之间，锁定时间小于300μs，功耗小于等于9.6mW。而在输出500MHz时钟时，前仿的峰峰抖动约为41.5 ps。