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视频压缩编码标准及其ASIC实现是近年来视频领域和IC设计领域的研究热点。H.264/AVC是ITU和ISO联合推出的最新国际视频编解码标准，它集中了近些年来视频编解码领域内的一系列最新技术成果，在同等图像质量条件下其压缩率较以往标准提高一倍以上。所采用的新技术主要包括：可变块多参考帧运动估计、1/4像素精度运动估计、多模式帧内预测、整数DCT变换、52级标量量化、基于上下文的熵编码、自适应去块效应滤波等。新的编码技术虽然在编码效率上得到了很大的提高，但与以往视频编解码标准相比，H.264/AVC的计算复杂度却高出几倍甚至十几倍。非常高的计算复杂度严重影响了H.264/AVC编码的实时性，同时也给ASIC实现带来了挑战，而ASIC是实现硬件加速和降低产品成本的一条主要途径，也是H.264/AVC产业化的必经之路。
论文的研究目的是为了探索合理高效的视频编解码标准ASIC解决方案，设计和开发H.264实时编码ASIC系统和结构。研究内容集中于H.264标准关键技术的ASIC结构设计及其方法；主要包括：视频编码的基本技术的算法及其ASIC结构研究，基于宏块流水的H.264ASIC系统架构设计，高并行度整数运动估计模块ASIC结构设计，支持4参考帧的分数矢量运动估计模块ASIC结构设计，多功能帧内预测和重构模块ASIC结构设计，基于CAVLC的EC模块ASIC结构设计，基于宏块流水的DB模块的ASIC结构设计，基于宏块流水的H.264编码器的综合与FPGA验证。
论文的主要创新包括：(1)提出了一种基于功能、指令分布特性、运行时间、存储器访问带宽解析的复杂软件系统到硬件体系架构映射的方法和策略，并由此得到了一种基于宏块流水的H.264编码器ASIC系统架构。这种映射方法使得各模块可以根据系统的计算复杂度结合自身的特点进行优化设计，对于SDTV实时编码要求，逻辑电路等效门代价可以控制在100万门左右，工作频率为100MHz；片外存储器访问带宽约223MB/s，对应总线访问频率为55.8MHz；这些关键指标的合理性有效保证了系统方案的可行性。(2)在IME的ASIC结构设计中，针对SAD计算高并行度要求，提出了一种基于2×2子块平滑重采样的宏块层并行VBSMESAD算法及其ASIC结构；结合“综合频率拐点”分析方法进行结构优化，使得宏块并行的SAD结构的硬件代价和功耗较原方案分别节省了80％和85％(100MHz)。(3)基于H.264整数变换和52级标量量化，提出了一种QP自适用的PDC块匹配算法及其硬件结构，这种算法在QP＞18的系统中能够有效降低块匹配运动估计的硬件代价(22％～58％)和功耗(60％～78％)，并且能够实施无差错全零块预判。(4)提出了一种包括帧内预测、最终预测模式选择和支持4×4块并行重构的INTRA总体架构，基于H.2644×4整数变换和量化算法设计了一种支持4×4块并行2DDCT变换和无乘法器量化ASIC结构。这种结构将14MB预测模式的DPCM环路时延减少到2个时序周期，使其能够实现即时重构，从而有效提高了帧内预测的效率。(5)基于分数运动估计和补偿复用和时序分析，提出了一种支持多参考帧的FME系统架构。这种架构将FME主要功能封装成1/2运动估计、1/4运动估计和运动补偿三个主要功能模块，可以根据不同的应用需求，通过调整三个模块功能复用程度和流水级数来实现多参考帧支持。