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锁相环因其倍频和锁相功能广泛应用于时序系统，由于它具有减小周期信号抖动、抑制时钟偏移等优点，因此，诸多通信系统中都用锁相环来提供稳定的时钟作为时序参考。随着对数据传输速度的要求越来越高，高速串行接口芯片的市场愈来愈广阔，而锁相环要为其提供高稳定度和高精度的时钟，它的设计对高速接口芯片的性能有至关重要的影响。而且消费市场竞争激励，集成电路设计成本不断降低，将锁相环作为IP核进行设计也是越来越重要的市场需求。
本文实现了应用于高速串行接口芯片中的锁相环IP核设计，并且与数字工艺兼容。论文首先介绍了锁相环的基本特性及研究现状，然后在分析了锁相环基本原理的基础上着重研究了电荷泵锁相环，包括稳定性分析和噪声分析。通过比较各模块的不同结构，分析了其优缺点。采用异或门鉴频鉴相器结构消除死区效应，环形振荡器能够实现宽带的频率调谐。为了兼容数字工艺，采用双路输出的环路滤波器结构，两路电荷泵的输出经过两路环路滤波器后进行电压叠加，没有采用无源器件。为了方便应用，电荷泵和分频器都是可编程设计，电荷泵的数字控制位能够调节电荷泵的输出电流，分频器则可以实现4～131倍分频。
采用smic130nm工艺和1.2V电源设计了全数字工艺的锁相环IP核，经过仿真，锁相环频率覆盖范围为550MHz～1.75GHz，锁相时间为10us。VCO相噪在1MHz时约为-100dBc/Hz。环路能稳定锁定在1.06GHz、1.25GHz和1.56GHz，兼容三种数据传输总线协议，环路带宽可配置。