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分数阶傅立叶变换作为传统傅立叶变换的广义形式，可以应用于信号检测、滤波、通信等多种信号处理的场合。人们已陆续提出了多种分数阶傅立叶变换的算法。然而，对于分数阶傅立叶变换的实时计算方面，目前的研究还非常少，这极大地限制了它在信号处理领域中的实际应用。在本文中，我们提出一种基于FPGA硬件平台的分数阶傅立叶变换处理器设计方案，拓展分数阶傅立叶变换的实际应用。
本文首先对分数阶傅立叶变换算法理论进行了分析，根据硬件实现的特点，对两类主要算法进行了对比，其结果表明，基于特征值与特征向量的算法比较适合于用FPGA来实现。因此，将其作为本文硬件设计的算法理论基础。
然后，利用角度分解的思想，设计了一种递归形式的算法结构，与直接实现方式相比，此算法结构可以减少RAM的数据存储量并简化运算的控制结构。通过Matlab仿真分析，验证了算法的正确性，确定了系统的数据格式。
根据递归算法流程，使用Verilog语言编程完成了整个设计。经过Quartus II软件的编译与仿真后，本设计在Altera公司的Stratix II EP2S60F1020C4 开发板上得到了实现。实验结果表明，系统运行的时钟频率最高可达97.7MHz。在时钟频率为80MHz的情况下，完成一次运算的时间为54.6us，可以满足实时处理的要求。与已有的基于DSP处理器的实现方式相比，这种新型的FPGA实现具有计算方式灵活，旋转角度可实时调整的优点。
最后，通过具体实例阐述了本处理器在信号处理中的应用，并利用FPGA的可重配置性对系统的功能进行了扩展。
本文探索了分数阶傅立叶变换算法的硬件实现方案，设计了一种用FPGA来实现算法的电路结构，并通过实验检验。本论文的工作具有一定的理论意义和工程应用价值。