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随着高速串行接口的广泛应用，系统工作频率已经达到了几个GHz，高速时钟和数据信号会带来严重的电磁干扰，影响周围系统的正常工作。扩频时钟是一种减小电磁干扰的有效方法，它采用预设好的调制波形，在一定频率范围内对时钟信号进行频率调制，将原来集中在载波频点的能量扩展到一定宽度的频带上，降低了电磁干扰。本文围绕扩频时钟发生器开展研究工作，分析降低抖动和增加峰值降落的技术和方法，并完成以下研究: 首先，分析了扩频时钟的基本原理和设计参数;阐述了如何通过调制波形的选择获得最佳的EMI抑制效果;介绍了3种常用的基于锁相环的扩频时钟发生器的实现方式，并基于此设计本文所需的系统架构。 然后，分析整数分频和△Σ小数分频锁相环的基本原理，主要包括:环路各个模块的功能;△Σ调制器的工作原理、量化噪声和噪声整形特性;小数分频的实现;锁相环的主要性能指标。 接着，对锁相环进行环路分析，推导环路滤波器参数的计算步骤;对锁相环进行相位噪声建模，分析如何优化相位噪声;基于锁相环的稳定性、相位噪声性能和环路动态特性，分析环路参数的设计步骤。 之后，对各个电路模块进行具体设计，分析其工作原理和常用结构，搭建并调试具体电路，详细仿真验证模块功能。关键电路模块包括:电感电容压控振荡器、分频器、鉴频鉴相器、电荷泵、环路滤波器和△Σ调制器。 基于前面所述的理论分析和电路设计，在55nm CMOS工艺上设计了一款扩频时钟发生器，核心芯片面积为0.71mm2，功耗为38mW，测试结果表明:输出频率覆盖9.24～10.45GHz，VCO在1MHz频偏处的相位噪声约为-110dBc/Hz;在9.19GHz的峰值降落约为15dB，非扩频模式下的RMS抖动和峰峰值抖动分别为0.96ps和7.39ps，扩频模式下的RMS抖动和峰峰值抖动分别为1.23ps和9.71ps。