【摘 要】
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随着物联网的快速发展,无线通信对低成本和低功耗的持续需求推动着射频前端的研究,其中锁相环占有重要地位。在纳米CMOS工艺中,全数字锁相环因其灵活性、可配置性、面积小和易于移植的特点而受到人们的青睐。同时,无线通信领域的各种协议都对锁定时间有着严格的要求,使得快速锁定的全数字锁相环成为了锁相环领域研究的重要课题。本文研究设计了一款能够实现快速锁定的全数字锁相环,主要工作包括:（1）提出了改进的调谐码
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随着物联网的快速发展,无线通信对低成本和低功耗的持续需求推动着射频前端的研究,其中锁相环占有重要地位。在纳米CMOS工艺中,全数字锁相环因其灵活性、可配置性、面积小和易于移植的特点而受到人们的青睐。同时,无线通信领域的各种协议都对锁定时间有着严格的要求,使得快速锁定的全数字锁相环成为了锁相环领域研究的重要课题。本文研究设计了一款能够实现快速锁定的全数字锁相环,主要工作包括:（1）提出了改进的调谐码字估计算法,并与二分法结合来实现快速锁定。其中,改进的码字估计算法采用分段线性的方式来拟合调谐码字与输出频率的关系,通过数学推导与MATLAB建模,分析非理想因素对拟合效果的影响、优化拟合参数。所提出的算法加快了粗调阶段的锁定,锁定时间与传统码字估计技术相比减小了约82%;（2）提出了关键拟合参数——数控振荡器增益的估算方法,使系统能够自主提取不同工艺角下的数控振荡器增益。在此基础上提出了一种低复杂度的码字计算方案,使得算法中的除法运算仅通过移位操作便能实现;（3）提出一种鉴频鉴相误差修正方法,消除了同步采样中亚稳态现象导致的大小为1倍参考时钟频率的误差,该方法在降低电路复杂度的同时提高了鉴频结果的准确度,使系统能够采用更高的环路带宽,达到缩短锁定时间的效果。本文设计的全数字锁相环采用TSMC 65nm CMOS工艺实现,版图面积为830μm×270μm。仿真结果显示,当参考时钟频率为32MHz时,电路的锁定时间小于3μs,并提供4.43～5.46GHz的调谐频率范围,RMS抖动为1.3ps,电路总功耗为4.7mW。
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