【摘 要】
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随着嵌入式技术的高速发展,现今的诸多应用中都离不开对显示子系统的支持,由于显示子系统数据量大和实时性强的特性,使得显示子系统所消耗的总线带宽已经成为系统性能的主要
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随着嵌入式技术的高速发展,现今的诸多应用中都离不开对显示子系统的支持,由于显示子系统数据量大和实时性强的特性,使得显示子系统所消耗的总线带宽已经成为系统性能的主要瓶颈之一。因此,如何设计和优化以SoC芯片为核心的显示子系统,便成为了SoC芯片设计过程中必须要解决的一个问题。本文正是在这样的背景下,构建了一套显示子系统性能仿真模型用于SoC芯片的优化设计探索。
本文首先根据显示子系统的性能仿真需求,分析了ARM ESL建模工具SoCDesigner较之ARMulator在构建系统性能仿真模型上的优势。然后基于自主研发的系统芯片(GIV PLUS)的设计,详细的阐述了显示子系统中总线、LCD控制器、EMI控制器、SDRAM等模型的工作原理及其各自建模的方法,并使用SoCDesigner工具构建了一套以SoC芯片为核心的显示子系统性能仿真模型,作为显示子系统的优化设计研究的分析和评估平台。显示子系统模型是时钟周期精确的,通过与GIVPIUS系统芯片Verilog代码的VCS软件仿真结果对比可知,该模型的设计功能正确,达到了设计的预期目标。本研究在分析显示子系统性能瓶颈形成原因的基础上,又分别从LCD控制器角度和ARM处理器核角度提出了相应的优化设计方案,并通过上述的性能仿真模型对所采用的优化设计方案给出了评估。仿真结果表明,当系统时钟为100MHz时,对于320×240的TFT彩屏,在刷新率为59HZ的情况下,显示子系统的优化方案由三部分组成：用SDRAM作为系统的显示存储器,LCD控制器采用猝发长度为8的传输,在系统中引入CACHE。该方案有效地降低了显示子系统对系统总线带宽的占用率。同时,该方案对于以SoC芯片为核心的显示子系统的设计具有一定的指导意义。
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