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高速模数转换器是信号处理系统中的重要组成部分，广泛应用于测量仪器、数字示波器、高速数字通信和雷达等领域，因此与模数转换器相关的研究具有重要的现实意义。折叠内插模数转换器相比其他结构的模数转换器具有高速、低功耗、面积小、易于与数字工艺兼容等优点。因此本文主要基于折叠内插模数转换器，研究其基本单元电路及整体电路的行为级建模方法。论文主要的研究内容包括考察采样保持电路中的时钟抖动、运放的失调电压和非线性增益等非理想效应，以及预放大器的非线性增益、折叠运放的失调及其非线性增益和带宽限制、内插电路的电阻失配和比较器的失调等非理想效应对ADC系统性能的影响及其在参数设计时的考虑因素。
通过对基于Simulink实现的AD转换器的行为级模型的仿真和分析得出结论：为了设计实现10位折叠内插转换器，并满足SFDR为65.17dB、SNR为62.96dB、INL为0.4LSB、DNL为0.37LSB的性能指标，需要保证采样保持电路中时钟抖动在27ps以内、失调电压在0.8LSB以内，预放大器和折叠电路的增益分别为5dB和7dB以内，折叠电路带宽是输入信号最大带宽的25倍，比较器的失调电压在0.3LSB以内。本论文的工作对模数转换电路的行为模型建立方法研究和电路设计指导具有一定的意义。