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随着手机理财与支付等手机新业务不断扩张，新一代智能手机大多采用具有硬件加密功能的SoC芯片作为主处理芯片；新一代硬盘和移动硬盘，很多都采用硬加密技术对数据信息进行加密；有些无线传感网络的基带处理芯片内也集成了硬件加密模块。硬件加密技术已广泛应用于日常生活中，并具有十分重要的作用。
论文首先在技术调研基础上确定了基于AES和MD5算法加密加速器的基本结构。然后，采用非流水线结构完成支持ECB、CBC、CFB、OFB、CTR五种工作模式的AES模块RTL级设计；采用非流水线结构完成MD5模块的RTL级设计；采用BBS算法完成硬件随机数生成器的RTL级设计，BBS算法的“平方”和“模”运算使用等效算法由加法和移位实现。最后，为了将加密加速器集成到自主研发的SoC芯片中，还完成了AHB总线主设备接口和AHB总线从设备接口的RTL级设计。
在完成RTL级设计后，采用ModelSim对加密加速器进行模块级仿真，采用VCS对其进行系统级仿真；采用 Synplify对设计进行综合；采用QuartusⅡ对设计进行布局布线和时序分析；使用QuartusⅡ通过USB下载线将镜像文件烧录到FPGA开发板上，配合ARM公司的RVDS调试工具完成FPGA验证。实验结果表明AES模块数据吞吐率达到1.95Gbit/s，MD5模块数据吞吐率达到1.08Gbit/s，已满足SoC芯片商业应用需求。