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流水线型ADC因为高速高精度特点，被广泛应用于便携式通讯产品、高清视频图像产品等领域，成为国内外研究的热点。比较器和MDAC构成了流水线ADC单级模块，它们的性能好坏直接影响整个流水线ADC的速度、精度、功耗等性能。本论文的主要工作是基于0.35 CMOS工艺，设计和兑现12bit50Msps3.3V流水线ADC的1.5bit/级电路。
首先基于流水线ADC的理论模型，分析误差及位数与速度、精度、功耗的关系，根据11级流水线ADC的架构，确定单级的性能指标，并细化比较器和MDAC的各自性能指标。设计上采用开关电容电路结构的预放大锁存器和电荷转移MDAC及其运放单元，并进行了版图设计和后仿真验证，MPW工程流片，电路达到设计指标要求，满足12bit50Msps流水线ADC的应用要求。
本文的创新点在于:(1)在比较器电路设计中，采用交叉耦合负载、级联架构和电容中和技术降低回馈噪声和输入等效失调电压，并对锁存器P/N对管比例进行理论分析和优化，以降低比较器延迟时间。仿真结果为:比较器延迟时间377ps，回馈噪声403uV(-25 luV～152uV)，失调电压均值6.06mV，标准差4.56mV;(2)在MDAC电路设计中，对运放信号的建立过程进行理论分析，并基于matlab的数学模型分析单位增益带宽对建立时间的影响，同时采用新型的套筒式运放，加速MDAC电路的建立过程，在此基础上对整个MDAC电路进行优化设计。仿真结果为:增益自举型运放直流增益106.6dB，单位增益带宽604.3MHz，相位裕度77.57°，建立时间6.97ns;零极点分布在左边，整个系统是稳定的。