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随着人们日益增长的信息传输需求,光纤通信已成为当前通信技术的热点。与通常的电缆通信和微波通信相比,光纤通信有着频带宽、通信容量大、传输损耗低等突出优点。目前的通信骨干网络中,最高单通道通信速率基本上都采用10Gb/s,而40Gb/s速率是下一代光通信的必然选择。时钟数据恢复电路(Clock Data Recovery)作为光纤通信集成电路系统中的关键模块,其性能的优劣直接影响着光纤通信的质量。
本文首先介绍了各种CDR电路的基本原理以及性能比较,然后着重分析基于锁相环PLL(Phase Locked Loop)型CDR电路的原理和指标特性。采用TSMC 65nm CMOSLP工艺设计并实现了一种基于1/4速率Bang-bang鉴相器的40Gb/sCDR与1∶4分接电路芯片。本次设计的CDR系统由基于CL梯级滤波技术的八相位LC VCO(Voltage-Controlled Oscillator)、1/4速率Bang-bangPD(Phase Detector)、V/I(Voltage-to-Current)转换器和LPF(Low Pass Filter)组成。本文设计了一种基于CL梯级滤波技术的八相位VCO电路结构,该八相位VCO具有低功耗、低相位噪声以及占芯片面积小的优点。1/4速率Bang-bangPD由采样电路、相位超前滞后判断电路和V/I转换器电路组成。当环路锁定时,输入40Gb/s的数据被分接成四路10Gb/s的输出数据。
本文给出了40Gb/sCDR电路与1∶4分接电路的电路设计、版图设计以及后仿真结果。仿真结果表明:VCO振荡频率为9.7GHz-11GHz,时钟信号相位误差为0.3°,相位噪声为-113.5dBc/Hz@1MHz。CDR电路恢复出时钟信号的输出摆幅为350mV,峰峰抖动为1.68pspp;恢复出四路10Gb/s数据的输出摆幅为350mV,峰峰抖动为4.15pspp,满足SONET规定的标准。CDR电路捕获时间为100ns,CDR的抖动容限满足OC-768标准。电源电压为1.2V时电路功耗为108mW,CDR芯片面积为1200μm×972μm。