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关于MPEG-2高清数字电视视频解码芯片有两种基本的实现方法：可编程DSP型和ASIC型。本论文采用的是ASIC型结构，这样能有效地提高芯片解码性能、降低芯片成本。
本文首先从MPEG-2视频编码原理出发，着重介绍了MPEG-2标准和视频压缩的关键技术，深入地理解这些环节是进行MPEG-2视频解码芯片设计的基础。
在分析视频压缩和处理的基础上，本文提出了适合于MPEG-2 解码芯片的系统框架。对于解码过程中实时性要求，系统设计和子模块设计：逆量化、运动向量解码、存储缓冲器等等问题做了新的探讨，提出了解决方案。
最后，对前面提出的结构进行了硬件实现，使用硬件描述语言VHDL描述系统的功能。使用EDA软件对系统进行功能仿真、时延仿真。在108 MHz系统时钟频率和0.18μm工艺CMOS单元库下，使用Synopsys软件进行综合。电路规模为 20万门左右 ,其性能完全满足高清晰度数字电视解码要求。