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H.264/AVC标准代表着视频压缩的最新技术发展水平，它采用简洁的设计方式，简单的语法描述，避免过多的选项和配置。与上一代视频压缩标准，比如MPEG-2相比，H.264/AVC在率失真控制和压缩率上有了明显的提高，典型情况下它能节约50﹪比特率。同时它具有更好的网络适应性，采用网络友好的结构和语法，更适用于双向视频交互(视频会议或视频电话)应用以及网络视频应用。
运动估计模块是所有视频压缩标准的编码器里计算量最大的模块，占到整个编码器计算量的70﹪左右，H.264/AVC也不会例外，因此这个模块的性能将决定整个编码器的性能。H.264/AVC采用多尺寸块匹配的运动估计模式，它比固定尺寸块匹配具有更好的匹配效果，从而达到更好的压缩效率，但同时它增加了硬件设计的难度。目前已经有几种针对多尺寸块匹配的硬件结构被提出来，但是他们都存在PE(ProcessingElement处理单元)不能完全利用并且存储带宽(MemoryBandwidth)需求量过大等缺点。
针对现有结构的缺点，本文提出了一种新的硬件结构，它在器件资源开销增加不大的情况下，将PE的利用率提高到100﹪，同时将存储带宽的需求降低到现有其他结构的1﹪～25﹪。本设计采用VerilogHDL作RTL描述，采用SynopsysDesignCompiler综合，使用SMIC0.18umCMOS工艺库。实验结果显示整个模块需要123.2k门，在200Mhz的时钟下，该结构可实现D1(720×480)格式，30fps全搜索的实时处理，水平和垂直搜索范围分别为[-32，+31]。后端布局布线工具采用SynopsysAstro，采用SMIC1p6m工艺，芯片内核面积为1.585*1.582mm2。