【摘 要】
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SRAM是一种广泛应用于So C上的重要存储器,现代高性能计算系统对SRAM性能提出了极大的要求。与此同时,随着工艺的进步,工艺偏差和高漏电流等因素也给SRAM设计带来了极大的挑
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SRAM是一种广泛应用于So C上的重要存储器,现代高性能计算系统对SRAM性能提出了极大的要求。与此同时,随着工艺的进步,工艺偏差和高漏电流等因素也给SRAM设计带来了极大的挑战。本文以SRAM速度为重点,以功耗、稳定性等为前提,以八管架构存储单元为核心,基于SMIC 65nm工艺设计了一块1024Words×32Bits的SRAM存储器。仿真显示在Worst Corner下存取时间为0.9003ns,TT下平均功耗为39.44u W/MHz,且电路的版图面积为98.0 um2。与SMIC 65nm高性能Memory Compiler自动生成的六管SRAM相比,本文设计的SRAM速度提高了19.16%,漏电流降低了12.82%。本文电路建立在Cadence Virtuoso上,用Hspice进行了电路的功能模块仿真,而整体电路的仿真则使用Finesim,电路版图设计使用Laker软件。本文主要内容和研究对象是:第一,采用读写分离的八管架构存储单元,将读写电路分别优化。仿真表明它在速度、漏电流、静态噪声容限等方面均优于六管单元。在存储阵列上则研究了分块技术对速度、功耗等的影响,采用分八块作为设计方案。第二,重点研究了外围电路中重要的译码电路,以逻辑功效为基础,按照分块方案采用分级译码,手动优化各级电路晶体管的尺寸,并以偏斜门作为字线驱动电路。第三,本文以多阈值晶体管的速度、漏电流等方面为基础,使用了低阈值晶体管(LVT)作为存储单元器件和外围电路中关键晶体管以提高速度。而在时序电路方面,则分别采用带有反馈电路的时钟输入电路、基于Detect电路的写时序电路和基于Replica cell的读时序电路,优化了时序且提高了读写效率。
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