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随着信息科学技术的发展,特别是数字信号处理技术的快速发展,数字信号处理技术的应用领域越来越广泛。数字信号的采集主要是通过数据采集系统来实现,随着高速率模数转换器件的产生,数据采集能达到的最高采样速率也在不断提升,其应用领域也在不断扩大,目前,在工业、军事、医疗、卫星、雷达等领域都得到广泛的应用。高速数据采集意味着更高的数据采样速率、更快的传输速度以及更高的时序要求,同时,对于高速数据的采集和传输又必然面临一些问题,比如:高速数据的采集需要高速的模数转换器件来实现,但是,由于目前国外采取技术封锁,在国内很难购得高速模数转换器件;随着采样速率的提高,量化后数字信号的有效窗口长度在不断减小,这就意味着采集到该有效数据的难度在不断提升。
如何在现有的条件下实现高速数据的采集与传输,成为最近研究的热点话题,随着FPGA(Field—Programmable Gate Array)制造工艺的不断提升,以及内部资源的不断扩展,为高速数据的采集与传输提供了条件。但是,FPGA作为寄存器与逻辑门组成的数字电路,必须面临的一个问题是时序问题。时序作为影响数据传输的误码率以及系统的最高传输速率的一个因素,如何在FPGA内部通过对电路的时序约束,达到预定的传输速率是本文研究的主要内容。
本文主要从三个方面来介绍高速数据传输时序的控制方法,分别是:数据源、程序、时序约束。
采用FPGA作为数据传输的主要器件是因为其工作频率高、内部数字电路的时序较容易控制等优点。对于高速数据传输的时序控制问题应该从数据的采集开始,采用同步时序逻辑对于时序分析非常方便,而且不必进行数据的同步化,避免产生亚稳态的现象,因此,采用了FPGA内部的PLL(Phase Locked Loop)作为ADC(Analog-to-Digital Converter)的时钟源。
对于FPGA程序的时序问题需要设计者对于程序的每一个寄存器的使用都非常的了解,对于综合后的结果要有一定的预测,这样就保证程序无论是在功能上还是在时序上都不会出现错误。
通过添加相应的时序约束条件可以使EDA(Electronic Design Automation)软件中的综合工具和布局布线工具在工作时尽量满足设计者要求的时序,但是,总有一些路径的时序问题是这些工具所不能解决的,因此,对产生时序违规的情况必须通过人为的方法来消除。