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随着信息技术的发展，信息存储需求的日益增长使得半导体存储器得到越来越广泛的应用。闪存作为半导体存储器的一种，和其他非挥发性存储器相比，在集成度、可靠性等方面有着很大的优势。但随着器件尺寸的持续缩小，闪存面临着如何实现高速、低电压低功耗、高可靠性和高集成密度的巨大挑战。本文提出了两种新型的闪存结构来改进上述的几个问题，并尝试了纳晶闪存的初步工艺实现。
针对传统单掺杂浮栅(SDFG)中存在的低编程效率、可靠性差等问题，首次提出了使用P<+>-N<+>-P<+>的浮栅来代替传统的N<+>型浮栅的双掺杂浮栅(DDFG)闪存结构。在DDFG中，由于浮栅能带的弯曲影响沟道电势和注入电子的存储区域，有利于闪存编程特性和保持特性的提高。开发出大角度注入形成P<+>-N<+>-P<+>浮栅区的方法，配合工艺模拟工具对工艺进行了优化设计。从实验上研制出DDFG和相应的N<+>型SDFG器件，对两者的编程/擦除特性、耐久性以及电荷保持能力做了较全面的对比分析。实验结果表明，DDFG在不牺牲擦除速度的同时，编程速度达到N+SDFG的十倍；经过多次擦写后，在200℃下经过40小时的高温试验中，DDFG 阈值窗口的闭合只有0.4V，而在N<+>SDFG中将达到1.1V。高的电荷保持能力可以降低栅氧化层厚度的要求，可以实现更低电压低功的操作，提高传统浮栅器件的进一步缩小能力。
以SONOS型闪存为原型，采用在NROM中的编程擦除方式，提出了新型的DNROM器件。与NROM相比，DNROM使用两层氮化硅作为电子存储层，可以将集成密度提高一倍。针对新型DNROM器件，开发出一套编程擦除方式来满足DNROM 四种状态的实现，并对 DNROM 的编程擦除过程进行了模拟。实验制备出了新型DNROM闪存器件，对每单元四位的存储能力进行了验证。此外，对其耐久性，保持能力进行了研究。为了进一步提高。DNROM 的密度，提出了分离栅式的DNROM 器件，器件模拟结果表明，对于100nm以下栅长器件，分离栅式的DNROM的状态区分要优于DNROM器件。
基于北京大学微米/纳米加工技术国家实验室，优化了低压化学气相淀积形成纳晶的生长条件，并将这一技术应用到纳晶电容的制备中。通过SEM、AFM微观测试，对纳晶的形貌以及密度进行了观察分析。工艺制备出了纳晶电容和浮栅闪存电容，对电容样品的C-V特性进行了测量。比较了纳晶和多晶硅浮栅型电容的编程特性和电荷保持能力，结果显示多晶硅浮栅结构具有比纳晶结构更大的阈值窗口，但研制出的纳晶电容的电荷保持能力要远高于浮栅结构电容。