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随着集成电路器件尺寸的不断缩小，深纳米尺度的工艺涨落效应越来越显著，晶体管的重要参数如阈值电压，和亚阈值斜率等变得难以预测，这将会使逻辑电路的电学行为偏离设计意图，最终导致芯片良率下降。在14纳米节点的集成电路制造工艺中，以双栅极FinFET和环栅晶体管为代表的多栅极器件将占据主流地位，但能够精确描述深纳米尺度的工艺涨落效应对多栅极晶体管影响的器件集约模型仍有待发展。 线条边缘粗糙度(Line edge roughness: LER)与线宽粗糙度(Line widthroughness: LWR)对多栅极器件性能的影响一直是研究人员关心的问题之一，特别是FinFET的fin宽度粗糙度(Fin width roughness: FWR)。学术界常用的研究办法大多依赖于仿真模拟(TCAD simulation)，效率不高并且得到的物理认识有限。本文中，我们使用边界摄动法提出了一种可以准确描述FWR所导致的FinFET沟道电势与电流扰动的解析模型，并用该模型研究了几种典型的低频FWR空间函数对器件行为的影响。为检验模型的精度，我们详细研究了在众多器件参数的变化条件下，解析模型与仿真模拟的吻合度。对比结果证实了该模型的高精确度。 在第四章中，我们针对具有任意掺杂浓度分布的环栅(surrounding-gate)MOSFET器件提出了一种基于表面电场的I-V核心模型(core model)。新模型通过特殊的变量代换，导出表面电势与表面电场之间的关系，可直接应用表面电场计算载流子浓度，电流则可通过氧化层与沟道的界面处边界条件来计算，从而无需表面电势的解析解就能得到适用于所有工作区间的连续性电流公式，极大地简化了数学模型。需要提及的是:该模型仍可以和目前工业界通用的基于表面电势的模型相容，是环栅MOSFET器件物理的一个理论突破。